Verilog 具有很強(qiáng)的電路描述與建模能力，能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行描述和建模。因此，在簡(jiǎn)化硬件設(shè)計(jì)任務(wù)、提高設(shè)計(jì)效率與可靠性、語(yǔ)言易讀性、層次化和結(jié)構(gòu)化設(shè)計(jì)等方面展現(xiàn)了強(qiáng)大的生命力與潛力。

發(fā)展歷史

• 1983 年，Verilog 最初由 Gateway Design Automation 公司（GDA）的 Phil Moorby 創(chuàng)建，作為內(nèi)部仿真器的語(yǔ)言，主要用于邏輯建模和仿真驗(yàn)證，被廣泛使用。
• 1989 年，GDA 公司被 Cadence 公司收購(gòu)，Verilog 語(yǔ)言成為 Cadence 公司的私有財(cái)產(chǎn)。
• 1990 年，Cadence 公司成立 OVI（Open Verilog International）組織，公開(kāi) Verilog 語(yǔ)言，促進(jìn) Verilog 向公眾領(lǐng)域發(fā)展。
• 1992 年，OVI 決定致力于將 Verilog OVI 標(biāo)準(zhǔn)推廣為 IEEE（The Institute of Electrical and Electronics Engineers）標(biāo)準(zhǔn)。
• 1995 年，OVI 的努力獲得成功，IEEE 制定了 Verilog HDL 的第一個(gè)國(guó)際標(biāo)準(zhǔn)，即 IEEE Std 1364-1995，也稱(chēng)之為 Verilog 1.0。
• 2001 年，IEEE 發(fā)布 Verilog 第二個(gè)標(biāo)準(zhǔn)（Verilog 2.0），即 IEEE Std 1364-2001, 簡(jiǎn)稱(chēng)為 Verilog-2001 標(biāo)準(zhǔn)。由于 Cadence 在集成電路設(shè)計(jì)領(lǐng)域的影響力及 Verilog 語(yǔ)言的簡(jiǎn)潔易用性，Verilog 成為電路設(shè)計(jì)中最流行的硬件描述語(yǔ)言。

主要特性

下面是Verilog的主要特性：

• 可采用 3 種不同的方式進(jìn)行設(shè)計(jì)建模：行為級(jí)描述——使用過(guò)程化結(jié)構(gòu)建模；數(shù)據(jù)流描述——使用連續(xù)賦值語(yǔ)句建模；結(jié)構(gòu)化方式——使用門(mén)和模塊例化語(yǔ)句描述。
• 兩類(lèi)數(shù)據(jù)類(lèi)型：線(xiàn)網(wǎng)（?wire?）數(shù)據(jù)類(lèi)型與寄存器（?reg?）數(shù)據(jù)類(lèi)型，線(xiàn)網(wǎng)表示物理元件之間的連線(xiàn)，寄存器表示抽象的數(shù)據(jù)存儲(chǔ)元件。
• 能夠描述層次設(shè)計(jì)，可使用模塊實(shí)例化描述任何層次。
• 用戶(hù)定義原語(yǔ)（?UDP?）創(chuàng)建十分靈活。原語(yǔ)既可以是組合邏輯，也可以是時(shí)序邏輯。
• 可提供顯示語(yǔ)言結(jié)構(gòu)指定設(shè)計(jì)中的指定端口到端口的時(shí)延，以及路徑時(shí)延和時(shí)序檢查。
• Verilog 支持其他編程語(yǔ)言接口（?PLI?）進(jìn)行進(jìn)一步擴(kuò)展。?PLI ?允許外部函數(shù)訪問(wèn) Verilog 模塊內(nèi)部信息，為仿真提供了更加豐富的測(cè)試方法。
• 同一語(yǔ)言可用于生成模擬激勵(lì)和指定測(cè)試的約束條件。
• 設(shè)計(jì)邏輯功能時(shí)，設(shè)計(jì)者可不用關(guān)心不影響邏輯功能的因素，例如工藝、溫度等。
• ……

主要應(yīng)用

專(zhuān)用集成電路（?ASIC?），就是具有專(zhuān)門(mén)用途和特殊功能的獨(dú)立集成電路器件。

Verilog 作為硬件描述語(yǔ)言，主要用來(lái)生成專(zhuān)用集成電路。

主要通過(guò) 3 個(gè)途徑來(lái)完成：

1、可編程邏輯器件

?FPGA ?和 ?CPLD ?是實(shí)現(xiàn)這一途徑的主流器件。他們直接面向用戶(hù)，具有極大的靈活性和通用性，實(shí)現(xiàn)快捷，測(cè)試方便，開(kāi)發(fā)效率高而成本較低。

2、半定制或全定制 ASIC

通俗來(lái)講，就是利用 Verilog 來(lái)設(shè)計(jì)具有某種特殊功能的專(zhuān)用芯片。根據(jù)基本單元工藝的差異，又可分為門(mén)陣列 ?ASIC?，標(biāo)準(zhǔn)單元 ?ASIC?，全定制 ?ASIC?。

3、混合 ASIC

主要指既具有面向用戶(hù)的 FPGA 可編程邏輯功能和邏輯資源，同時(shí)也含有可方便調(diào)用和配置的硬件標(biāo)準(zhǔn)單元模塊，如CPU，RAM，鎖相環(huán)，乘法器等。